Búfer, controlador de línea, SN74LVTH16244ADGGR, 74LVT, 4 bits 3-State, No Inversión TSSOP 48 pines
Documentos Técnicos
Especificaciones
Brand
Texas InstrumentsFamilia Lógica
74LVT
Función Lógica
Búfer, controlador de línea
Número de Canales por Chip
4
Interfaz
Búfer y circuito integrado del controlador de línea
Tipo de entrada
CMOS
Output Type
3 State
Polarity
No Inversión
Tipo de montaje
Surface Mount
Tipo de Encapsulado
SOIC
Conteo de Pines
48
Corriente Máxima de Salida de Alto Nivel
-32mA
Corriente Máxima de Salida de Bajo Nivel
64mA
Maximum Propagation Delay Time @ Maximum CL
4.4 ns @ 3.3 V
Dimensiones del Cuerpo
12.6 x 6.2 x 1.05mm
Tensión de Alimentación de Funcionamiento Mínima
2.7 V
Tensión de Alimentación Máxima de Funcionamiento
3.6 V
Propagation Delay Test Condition
50pF
Datos del producto
74LVT Family, Texas Instruments
Lógica BiCMOS de tensión baja
Tensión de funcionamiento: 2,7 a 3,6
Compatibilidad: entrada LVTTL/TTL, salida LVTTL
74LVT Family
Volver a intentar más tarde
Vuelva a verificar más tarde.
$ 896
Each (On a Reel of 2000) (Sin IVA)
$ 1.066,24
Each (On a Reel of 2000) (IVA Incluido)
2000
$ 896
Each (On a Reel of 2000) (Sin IVA)
$ 1.066,24
Each (On a Reel of 2000) (IVA Incluido)
2000
Documentos Técnicos
Especificaciones
Brand
Texas InstrumentsFamilia Lógica
74LVT
Función Lógica
Búfer, controlador de línea
Número de Canales por Chip
4
Interfaz
Búfer y circuito integrado del controlador de línea
Tipo de entrada
CMOS
Output Type
3 State
Polarity
No Inversión
Tipo de montaje
Surface Mount
Tipo de Encapsulado
SOIC
Conteo de Pines
48
Corriente Máxima de Salida de Alto Nivel
-32mA
Corriente Máxima de Salida de Bajo Nivel
64mA
Maximum Propagation Delay Time @ Maximum CL
4.4 ns @ 3.3 V
Dimensiones del Cuerpo
12.6 x 6.2 x 1.05mm
Tensión de Alimentación de Funcionamiento Mínima
2.7 V
Tensión de Alimentación Máxima de Funcionamiento
3.6 V
Propagation Delay Test Condition
50pF
Datos del producto
74LVT Family, Texas Instruments
Lógica BiCMOS de tensión baja
Tensión de funcionamiento: 2,7 a 3,6
Compatibilidad: entrada LVTTL/TTL, salida LVTTL