Multiplicador de frecuencia PLL Si5326C-C-GM QFN, 36-Pines
Documentos Técnicos
Especificaciones
Frecuencia de Salida Máxima
346MHz
Número de Elementos por Chip
4
Tipo de montaje
Surface Mount
Frecuencia de Salida Mínima
2kHz
Tipo de Encapsulado
QFN EP
Corriente de Alimentación Máxima
279 mA
Conteo de Pines
36
Frecuencia Máxima de Entrada
710MHz
Dimensiones del Cuerpo
6 x 6 x 0.85mm
Altura
0.85mm
Longitud
6mm
Tensión de Alimentación Máxima de Funcionamiento
3.63 V
Temperatura de Funcionamiento Máxima
+85 °C.
Tensión de Alimentación de Funcionamiento Mínima
2.97 V
Temperatura Mínima de Operación
-40 ºC
Ancho
6mm
Datos del producto
Atenuadores de fluctuación Si531x/2x/6x/7x, Silicon Labs
Los atenuadores de fluctuación Silicon Labs Si531x/2x/6x/7x generan cualquier combinación de frecuencias de salida desde cualquier frecuencia de entrada. Mediante el uso de la arquitectura de DSPLL de tercera generación de Silicon Labs, simplifican el diseño del árbol de reloj sustituyendo varios relojes y osciladores. Con ello se minimiza el recuento y la complejidad de su lista de materiales.
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$ 37.518
Each (Sin IVA)
$ 44.646
Each (IVA Incluido)
1
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1
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Cantidad | Precio Unitario sin IVA |
---|---|
1 - 4 | $ 37.518 |
5 - 9 | $ 34.582 |
10 - 24 | $ 33.691 |
25+ | $ 32.858 |
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Especificaciones
Frecuencia de Salida Máxima
346MHz
Número de Elementos por Chip
4
Tipo de montaje
Surface Mount
Frecuencia de Salida Mínima
2kHz
Tipo de Encapsulado
QFN EP
Corriente de Alimentación Máxima
279 mA
Conteo de Pines
36
Frecuencia Máxima de Entrada
710MHz
Dimensiones del Cuerpo
6 x 6 x 0.85mm
Altura
0.85mm
Longitud
6mm
Tensión de Alimentación Máxima de Funcionamiento
3.63 V
Temperatura de Funcionamiento Máxima
+85 °C.
Tensión de Alimentación de Funcionamiento Mínima
2.97 V
Temperatura Mínima de Operación
-40 ºC
Ancho
6mm
Datos del producto
Atenuadores de fluctuación Si531x/2x/6x/7x, Silicon Labs
Los atenuadores de fluctuación Silicon Labs Si531x/2x/6x/7x generan cualquier combinación de frecuencias de salida desde cualquier frecuencia de entrada. Mediante el uso de la arquitectura de DSPLL de tercera generación de Silicon Labs, simplifican el diseño del árbol de reloj sustituyendo varios relojes y osciladores. Con ello se minimiza el recuento y la complejidad de su lista de materiales.