Red Pitaya Kit para ingeniería SDRlab

La versión del kit de inicio de reloj externo de Red Pitaya SDRlab 122-16 es la STEMlab 122-16 estándar modificada de tal modo que la sincronización ADC y DAC puede proporcionarse desde un reloj de fuente externa. El reloj externo debe conectarse a los contactos CLK- y + de ADC ext. Los niveles de señal del reloj externo deben ser LVDS (señales diferenciales de bajo voltaje) en el rango de 1 MHz a 122,8 MHz de acuerdo con la especificación del ADC.

• Procesador ARM MPCore Cortex-A9 de doble núcleo
• 512 MB (4 GB) de RAM
• Adaptado para SDR (radio definida por software) y otras aplicaciones de RF, bandas de HF (alta frecuencia) y 50 MHz
• Se suministra con dos entradas de 50 ohmios de ADC (convertidores de analógico a digitales) de 16 bits; Salidas de 50 ohmios de los DAC (convertidor digital analógico) de 14 bits
• FPGA ARM Cortex A9 de doble núcleo tres veces mayor + FPGA Xilinx Zynq 7020
• Un chip FPGA mayor brinda más capacidad de procesamiento en tiempo real
• Hardware compatible con el sistema de radiocomunicaciones HPSDR
• Con mejoras en las distorsiones, el rango dinámico, la sensibilidad a las RF, el ruido y en la diafonía